always在eda里是什么语句
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Verilog中的语句always @(*)意味着当always模块中的任何输入信号或电平发生变化时，语句下面的模块将被执行。
1. 有两种方法可以触发always语句。第一种是水平触发。例如，总是@(a或b或c)， a, b和c是变量。当其中一个发生变化时，将执行下面的语句。
2. 第二种类型是沿触发器，例如always @ (posedge clk或negedge rstn)，也就是说，当时钟处于上升沿或下降沿时，执行语句。
3.对于always@(*)，这意味着包含上述两个触发器，对其中任何一个的更改都会触发语句。
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