CPU的核心竞争力在于其先进的性能和由微架构等因素决定的生态丰富度。从X86/MIPS/ARM等指令集开始，国内CPU厂商投入巨资研发，保持先进架构，推动产业开放，构建自主生态，加速追赶世界领先企业。

当前位置CPU本质上是一个大规模集成电路，主要由计算机和控制器组成。

中央处理器是计算机的计算和控制核心。

其主要功能可分为两点：1)解释计算机中的指令；2)对数据进行操作处理。

CPU的性能决定了计算机的运行速度。CPU性能的提高带来了计算效率的提高。

CPU的工作流程主要分为指法、解码和执行三个阶段。

控制器从计算机内存中读取指令(读取)，翻译指令(解码)，然后告诉计算机加载/计算/保存指令(执行)。

CPU产业链：设计制造封装测试

CPU产业链主要包括芯片设计、芯片制造、封装和测试三个主要环节。此外，上游还包括设计技术授权、EDA软件等支持技术。

芯片设计：将芯片的逻辑、系统和性能转换成物理芯片设计的过程。这个环节是知识密集型的，具有高附加值和利润率，这决定了产品性能的基调。

芯片制造：将图纸制作成雕刻电路的晶圆。生产过程包括晶圆(试制)、晶圆制造、晶圆制造、电路及元件加工制造。

封装和测试：封装是将晶圆加工成芯片的过程，测试是测试芯片质量的过程。该工艺的门槛和风险相对较低，国内厂家具有相对优势。

IC设计公司的商业模式主要分为两大类：IDM模式和Fabless模式。

IDM模式是指集成设计与制造，垂直集成制造模式，即由一家公司全权负责芯片的设计、制造、封闭测试等。早期的集成电路企业大多采用这种模式，但由于成本高，只有少数企业采用。像英特尔、三星和德州仪器这样的公司可以维持这种模式。

无晶圆厂模式是指专注于芯片设计、研发和销售的模式。不包括芯片制造和封闭测试。代工厂是专门制造芯片的制造商。

一、CPU：计算机的大脑

性能决定了CPU是否“可用”，这是商业实现的核心要素之一。程序的运行速度基本上决定了CPU的性能。

CPU性能比较的一般公式是：性能=(IPC*主频)/指令数。

用于评估CPU性能的主要参数包括：微架构、主频、内核/线程、缓存大小、进程、功耗等。除主频外的所有参数通常都会影响IPC值。CPU主频越高，IPC越高，CPU性能越强。

在我们看来，CPU性能是通过以下指标来评估的：微架构，进程核心/线程互连主频缓存等。

CPU性能因素：进程、核心、线程

我们认为在各种参数中，微架构、进程、内核/线程、互连、主频等参数/维度对CPU性能的影响较大。

进程：CPU集成电路的密度。对于相同数量的晶体管，更小的工艺意味着更低的功耗和发热。目前主流工艺为7纳米(AMD最新产品)，先进工艺可达3纳米。

内核：CPU核心的计算组件。

线程：CPU内核中调度和分配的基本单位。它使一个核心由多个逻辑cpu分别执行功能，实现了高效的并行计算。

对于可以并行执行的场景，例如视频剪辑和虚拟机等专业应用程序，内核/线程越多，CPU计算性能越强。但是，当内核/线程数超过一定范围时，内核之间的通信会降低计算速度，最终抵消多内核/线程带来的性能提升。

对于解压、视频编解码、图像编辑、办公应用、视频娱乐、游戏等顺序执行场景，更关注单核CPU的性能强度。

主频：CPU的时钟频率，即处理器每秒工作的次数。时钟频率在很大程度上反映了CPU的计算速度，经常在计算机参数中可以看到3.3GHZ, 4.0GHZ是CPU参数的主要频率。

功耗：CPU的发热量。功耗的增加会导致芯片的热值升高，可靠性降低。

高速缓存：用于高速数据交换的内存，在内存之前与CPU交换数据。减少处理器访问内存所需的平均时间。

cache分为一级缓存(L1)、二级缓存(L2)和三级缓存(L3)。cache的读取速度和容量为L1L2L3。缓存越大，CPU速度越快，但成本也越高。

微体系结构的进步：保持CPU性能领先的关键

微体系结构：CPU硬件电路的设计和构造。

微体系结构，也称为微体系结构或微处理器体系结构，是处理过程中给定指令集的执行方法。给定的指令集可以在不同的微体系结构中执行，但实现可能因设计目的和技术效果而异。

微体系结构包括寻址单元、翻译单元、执行单元、计算单元、访问单元等。

CPU利用寻址单元从存储器中提取代码段，并依次在每个微体系结构中进行处理。最后，将存储器读写指令发送给存储器访问单元，完成存储器读写。

不同的微体系结构决定了CPU性能的不同方面。英特尔和AMD都把微架构作为提高产品性能的关键。

以英特尔skylake的典型架构为例

核心架构分为三个部分：前端(黄色)、执行引擎(绿色)和负载/存储单元(紫色)。执行引擎和负载/存储单元也称为后端。

在微体系结构中，为了完成指令的执行，必须完成1)取指，2)解码(解码)，3)执行和4)回写。

Fetch是指：从内存中获取指令，指定CPU执行该程序。

解码：将程序指令解码为计算机内部的微操作，需要将一条指令分解为多个操作。

执行：执行已解码的指令，如加、减、乘、除、和或不；你要做分支预测。

回写：CPU将执行结果存储在执行存储或内存中。

前端：取手指，解码

解码：IQ中的指令被解码成op。Skylake是一个四路解码器，包括三个简单解码器和一个复杂解码器。

分支预测器：预测指令分支的方向。

Skylake解码管道每周期解码5条微指令，而上一代为4条。分支预测能力增强；增加前端容量，提高取指和解码效率。

执行引擎：这个部分有大量的执行单元、调度程序、寄存器和其他组件。包括浮点执行和整数执行两部分，分别执行不同的操作。

Scheduler: op在无序执行时被分配。

ALU:算术逻辑单元，不同的ALU执行不同的运算，包括整数计算、浮点计算、矢量计算等。

与上一代相比，Skylake增加了更多的执行单元，减少了延迟，提高了指令执行速度。

加载/存储单元：将结果存储在寄存器或内存中。

L1和L2缓存：位于CPU和内存之间的临时存储。容量比内存小，但速度比内存快。从缓存中调用数据可以大大提高CPU速度。

在这一部分中，Skylake实现了比上一代更高的带宽，提高了预取，提高了存储速度，并加深了存储和回写缓冲区。

高级架构：以Zen3高级架构为例

微体系结构的设计影响到CPU最高主频、最高IPC次数、CPU能耗水平等。

Zen3和Zen2的微架构比较

在Hot Chips 2021上，AMD谈到了Zen3的微架构改进，提高了单线程性能，增加了缓存，IPC提高了19%，并降低了功耗。

在Zen 2:1之上升级到Zen 3架构)更高的时钟周期指令数量：Zen 3架构每MHz频率可以实现平均19%的额外性能。2)更低的延迟：Zen 3通过在芯片上彼此相邻的资源大大减少了通信时间。3)架构设计升级：更全面的执行资源，更高的负载/存储带宽等。

以Zen3高级架构为例

前端分为预解码、译码、指令融合、分支预测、指令融合等部分，主要功能是从存储器中获取指令并将指令解码成计算机操作。

Zen3已经升级，具有更快的分支预测，“Zen3”架构可以将每MHz的性能平均提高19%。在支路预测出现错误后，AMD更加优化的前端可以加快返回正确路径的速度，从而提高支路预测的准确性和整体CPU性能。

执行引擎：执行解码后的指令，分为整数执行、浮点执行、矩阵执行等部分，执行不同类型的操作。

整数重排缓冲区是与浮点重排缓冲区分开分配和执行的。

Zen 3架构改进了浮点和整数执行单元的宽度和灵活性，从而提高了执行能力。

加载/存储单元：将结果存储在寄存器或内存中。

缓存：临时存储op供后续使用，提高命令执行效率。

更高的负载带宽(2增加到3)，更高的存储带宽(1增加到2)，更灵活的负载/存储指令，更好的内存依赖检测。

英特尔和amd的微架构比较

在公开评测中，AMD基于Zen 3的rython芯片的性能位居榜首。火箭湖的性能与AMD的Zen 3相似，但火箭湖仍然使用14纳米工艺，功耗和散热都很高。

微架构的未来方向：更深、更宽、更智能

更宽：同时进行更多的并行计算。并行计算是一个相对于串行计算的概念。并行计算允许同时处理更多的问题，从而更快地解决更复杂和更大的问题。执行更多并行计算的方法包括超标量执行(在执行操作时添加寄存器瞬态结果)和使用多核cpu(多个核同时工作以处理更多信息)。

在Sunny Cove架构中，宽度分配从4组增加到5组，执行端口从8个增加到10个，存储带宽增加。

更智能：优化算法，提高操作效率

优化微架构中运行单元的算法，如管道和分支预测的具体实现，提高同一指令的处理效率。运行单元的数量、延迟和吞吐量(存储数据和从存储中读取数据的速度)都会影响微架构的性能。与上一代相比，Sunny Cove微架构提高了支路预测精度，有效降低了负载延迟，并增加了整数分频器。

CPU性能测试

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下表显示了常见的CPU测试，但最常用的测试是SPEC测试。SPEC测试有六个版本，分别是SPEC 2017, SPEC 2006, SPEC 2000, SPEC 1995, SPEC 1992, SPEC 1989, SPEC 2017是最新版本。

CPU性能测试：SPEC CPU 2017测试

SPEC CPU 2017测试包含四个主要类别的43个测试。分为浮点测试和整数测试，其中分为speed(单事务处理时间)和rate(并发事务处理能力)。考试成绩分数越高越好。

SPEC CPU 2017是SPEC CPU 2006的一系列变化和升级。

在SPEC 2006中，几乎所有的cpu都没有L3或者容量很小。随着技术的发展，CPU L3变得越来越大，整个测试甚至不需要再次检索工作集。SPEC对这一点进行了改进。此外，SPEC还取消了一些有争议的项目，并进行了与时俱进的调整，淘汰了一些过时的项目，增加了新的项目。

应用场景：服务器、PC和嵌入式应用对CPU性能的重视程度不同

高性能、低功耗和低成本构成了CPU的不可能三角。

根据不同的应用场景，CPU性能会有所不同。根据不可能三角形选择CPU。

服务器CPU要求高性能、多核多通道可靠性、大内存和大I/O带宽。PC机的性能、功耗、I/O接口必须均衡。移动终端要求低功耗、高能效；嵌入式要求超低功耗和超低成本。

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二、CPU性能：决定CPU是否“能用”

]中央处理器指令集：指示机器工作的指令和命令。

例如，Intel X86指令集的单指令多数据流指令集可以实现数据级并行，包括MMX、SSE、AVX。MMX指令集是指多媒体扩展指令集。SSE是一个单指令多数据流扩展指令集。AVX是一个先进的矢量扩展指令集。

CPU指令集：可分为CISC复杂指令集和RISC简单指令集

目前，指令集可以分为复杂指令集(CISC)和简单指令集(RISC)。

精简指令集计算(RISC):由最简单的指令组成的精简指令集，以提高指令的执行速度。比如完成喝水的动作，大脑储存的动作是拿起杯子、吞咽等。执行时需要执行细分步骤。

CISC (Complex Instruction Set Computing):复杂指令集，包含丰富的复杂指令集以节省内存。更多的步骤集成到CPU中。例如，喝水的完整步骤储存在大脑中，在执行过程中直接执行完整的饮水过程。

CPU指令集：CISC和RISC逐渐合并

CISC出现较早，随着计算机指令的发展越来越复杂，RISC为简化指令集而诞生，出现较晚。

指令集迭代更侧重于对原指令集的增量扩展和升级，而不是对原指令集的完全替换。现在较新的cpu通常支持更全面和更多的指令集子类。

自上世纪末以来，复杂指令集与简单指令集的融合趋势一直保持着。

例如，英特尔在1989年推出的80486处理器吸收了RISC擅长的流水线技术。为了利用流水线，Intel在CPU中添加了一个解码器，将原始X86指令解码为短微指令(-ops)。解码后，X86CPU的运行方式与RISC不同，或者越来越小。

CPU指令集：以升级Intel指令集为例

Intel使用的指令集包括MMX SSE SSE2 SSE3 SSSE3 SSE4.1 SSE4.2 AVX AVX2 AVX-512。指令集以增量方式升级。

例如，MMX是早先由Intel引入的指令集。它包含57个多媒体指令。MMX用于一次处理多个数据。SSE在图像处理、浮点计算、三维计算、视频和音频处理等多媒体计算方面发挥着全面的作用。

英特尔指令集还包括适合不同使用场景的扩展指令集，例如EM64T，它为服务器和工作站平台提供扩展内存寻址功能。

CISC和RISC逐步融合：以ARM为例

ARM通过指令集的升级实现CPU性能跃升，在原有指令集中增添新的指令实现升级。

ARMv4增加了16位Thumb指令集，作用是减少指令的存储空间。

ARMv5引入SIMD指令，将语音及图像的处理功能提升至原来的4倍。

ARMv6引入了混合16位/32位的Thumb-2指令集，与Thumb相比减少使用31%的内存，性能提高40%。

ARMv8引入A64指令集，使架构可以在AArch64（针对64位处理技术）下运行，同时原有指令集可在AArch32状态运行。

ARMv9可以完全兼容ARMv8，同时提高了安全性、机器学习能力、向量处理能力和数字信号处理能力。

CPU指令集：特性决定应用领域

早期指令集的特性决定应用领域。

根据不同的指令集和架构特点，适用于不同的领域。其中RISC指令集具有低功耗的特点，衍生出ARM、MIPS和RISC-V等指令架构，广泛应用于嵌入式和移动领域；CISC以高性能著称，代表是X86指令架构，广泛应用于PC端和服务器端。

CPU指令集：生态的源头

指令集是生态的源头，生态要针对相应的指令集架构进行兼容优化，才能最大限度和稳定的发挥软件性能。

CPU的生态包括相应操作系统，工具链以及应用软件，一定规模的生态将构筑起CPU行业的进入壁垒。

Wintel、AA体系高筑生态壁垒，形成主导。

两大主导生态体系：1）基于X86指令系统和Windows操作系统的Wintel体系；2）基于ARM 指令系统和Android 操作系统的AA 体系。

Wintel凭借高性能X86架构与先发优势占领桌面CPU 市场；AA依靠开源、可二次开发指令结构的优势立足于低功耗、性能需求较低的移动市场。

生态决定进入壁垒的高低

X86高性能利于进入PC和服务器市场，高生态壁垒造就主导。

在PC端和服务器市场，X86系列以极高的性能与Windows绑定形成“Wintel”主导联盟，主流的厂商都是基于X86系列对软件进行兼容优化，从而在PC和服务器市场上建立起了庞大的生态体系。重构生态环境的高成本形成进入壁垒。

ARM低功耗利于进入移动端，生态闭环实现主导。

凭借独特的IP授权的商业模式，成功在移动终端、嵌入式设备的某些细分领域占据90%以上份额，形成完整生态闭环。桌面PC市场，ARM份额逐渐变大，苹果MacOS、新版windows均采用ARM。国内企业中，华为鲲鹏也采用ARM服务器。

MIPS指令集在工控机、网络设备中应用广泛，国内某L厂商为重要玩家。

RISC-V指令集具有开源、精简、可扩展性强、可定制化特点，十分契合物联网、5G、AI等新兴领域的应用，国内外企业纷纷布局，或将成为中国芯片自主化的关键突破口。

我们认为，从性能和成本出发，ARM在服务器和PC端市场替代X86存在可能性。

性能：随着技术的不断迭代，现阶段CISC与RISC已逐步走向融合；同时ARM架构性能方面不输于X86，且功耗低、性能设计自由度高、自主化程度强。

成本：在云端采用ARM平台服务器，可以做到端云同构，大幅节省原先云端x86+边缘端ARM开发调试成本，使各大企业有充足动力更换服务器端指令架构。

如今ARM凭借性能、成本等优势，在低端市场实力较强，但Arm发布的Neoverse V1和N2在性能上有很大提升，有望进一步挑战x86架构。

指令集发展趋势1：ARM在服务器端有望打破生态壁垒逐步替代X86

在服务器和PC端市场，巨头开始拥抱Arm生态。

2020年，苹果新一代Mac book Air发布，使用了基于ARM架构的M1处理器，跑分结果超过Intel i9处理器。华为云、微软Azure、Google也一直计划部署ARM服务器。

我们认为：1）短期内，X86架构的生态护城河极为宽阔。ARM架构突破需要一定的积累。2）中长期来看，ARM系若大力投入打造完整的产业生态，打通在服务器端稳定性和生态壁垒，有望占据更多市场份额。

指令集发展趋势2：RISC-V新型的开源架构

RISC-V被业内寄予厚望，可能挑战ARM的地位。

从特性来说，RISC-V是一种开源、开放的架构，应用更加灵活，指令简单，开发成本低于ARM。

在IoT、AI、边缘计算等新兴领域，RISC-V有很强的竞争力，比ARM更有优势。

RISC-V发展在中国获得政策支持。

2018年7月，上海将RISC-V 列入政府扶持对象，为国内首例。

2018年11月8日，中国开放指令生态（RISC-V）联盟（简称CRVA）成立，中国科学院院士倪光南为理事长，副理事长包括学术界与业界成员，旨在促进产学结合推动RISC发展。

中国企业纷纷入局RISC-V。

平头哥、芯来科技、兆易创新、华米科技等新创立企业纷纷瞄准RISC-V架构。2019年7月，平头哥发布玄铁910，性能超过当时最好的RISC-V处理器，可以应用于智能驾驶等领域。

RISC-V：设计简单、模块化、可拓展性强

RISC-V架构具有免费、开源的特征，其不仅允许使用者修改架构相关源代码，更直接给出基于此的商业授权。

RISC-V具有以下三个基本特征：

1）设计简单。RISC-V架构指令集文档的篇幅相对X86和ARM架构大幅减少。2）模块化。在模块化的实现方式下，RISC-V便于用户将各模块进行组合来满足不同需求。3）可扩展性。RISC-V支持第三方的扩展，用户可以扩展自己的指令子集，实现定制化。

RISC-V：借助AIoT和边缘计算的浪潮，国内外RISC-V生态建设加速推动

指令简单、可扩展性强的RISC-V架构，适应物联网、边缘计算时代灵活性和要求低成本的特点，受到了全球厂商们的关注和使用。

国内外RISC-V生态建设加速推动。

加州大学伯克利分校在2015年成立非盈利组织RISC-V基金会，截止2021年12月已经有来自七十多个国家、超过两千名成员加入。

国产RISC-V架构相关产品加快商业化进程，平头哥、华米、兆易创新等企业已发布了RISC-V架构可商用化产品。

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